SZL-ID W#16#xy90 - DP-Mastersystem-Information (S7-300, S7-400) - STEP 7

SZL-ID

Die SZL-ID des Teillistenauszugs

W#16#0090: Informationen über alle der CPU bekannten DP-Mastersysteme

W#16#0190: Informationen über ein DP-Mastersystem

W#16#0F90: Nur SZL-Teillistenkopfinformation

INDEX

• Für den Teillistenauszug mit der SZL-ID W#16#0190:

  • Low Byte: B#16#00

  • High Byte: DP-Mastersystem-ID

• Für die Teillistenauszüge mit der SZL-ID W#16#0090 und W#16#0F90:

  • W#16#0000

LENTHDR

W#16#000E: Ein Datensatz ist 7 Worte lang (14 Byte)

N_DR

Anzahl der Datensätze

Für den Teillistenauszug mit der SZL-ID W#16#0190: 0 bis 1

Für den Teillistenauszug mit der SZL-ID W#16#0090:

• bei einer Standard-CPU: 0 bis 14

dp_m_id

1 Byte

DP-Mastersystem-ID

dp_m_rack

1 Byte

Baugruppenträger-Nr. des DP-Masters

• bei einer Standard-CPU: 0

dp_m_slot

1 Byte

Steckplatz des DP-Masters bzw.
Steckplatz der CPU (bei integrierter DP-Anschaltung)

dp_m_SubModule

1 Byte

• bei integrierter DP-Anschaltung: Schnittstellen-Nr. des DP-Masters:

  • 1: X2

  • 2: X1

  • 3: IF1

  • 4: IF2

• bei externer DP-Anschaltung: 0

logadr

1 Wort

logische Anfangsadresse des DP-Masters

res

1 Wort

reserviert

res

1 Wort

reserviert

dp_m_state

1 Byte

weitere Eigenschaften des DP-Mastersystems

Bit 0:

DP-Mode

• 0: S7-kompatibel

• 1: DPV1

Bit 1:

DP-Zyklus

• 0: nicht äquidistant

• 1: äquidistant

Bit 2 bis 6:

• reserviert

Bit 7:

DP-Master-Typ

• 0: integrierter DP-Master

• 1: externer DP-Master

res

3 Byte

reserviert